纳米CMOS电路和物理设计
出版时间：2011年版
内容简介
《纳米CMOS电路和物理设计》将纳米工艺、器件可制造性、先进电路设计和相关物理实现等内容整合到一起，形成了一套先进的半导体技术，探讨了器件和工艺的新发展，提供了设计考虑，重点关注了技术与设计的相互影响，并且描述了可制造性设计和波动性的影响。重要的主题包括纳米CMOS工艺缩小问题及其对设计的影响；亚波长光刻；运行问题的物理与理论以及解决方案；可制造性设计和波动性。
《纳米CMOS电路和物理设计》适合集成电路设计者和该领域的专业人员阅读。
目录
译者的话
原书序
原书前言
第1章 纳米CMOS的缩小问题及内涵
1.1 纳米CMOS时代的设计方法
1.2 使得性能改善得到延续所必需的创新
1.3 sub100nm缩小的挑战和亚波长光刻综述
1.3.1 后道工艺的挑战（金属化）
1.3.2 前道工艺的挑战（晶体管）
1.4 工艺控制和可靠性
1.5 光刻问题和掩膜数据爆炸
1.6 新型的电路和物理设计工程师
1.7 建模的挑战
1.8 变革设计方法的需要
1.9 总结
参考文献
第2章 CMOS器件与工艺技术
2.1 前道工序的设备要求
2.1.1 技术背景
2.1.2 栅介质的缩小
2.1.3 应变工程
2.1.4 快速热处理技术
2.2 在CMOS尺寸缩小中与前道工序相关的器件问题
2.2.1 CMOS缩小的挑战
2.2.2 量子效应模型
2.2.3 多晶硅栅耗尽效应
2.2.4 金属栅电极
2.2.5 栅直接隧穿泄漏电流
2.2.6 寄生电容
2.2.7 需要关注的可靠性问题
2.3 后道工序互连线技术
2.3.1 互连缩放
2.3.2 铜互连技术
2.3.3 低k介质的挑战
2.3.4 未来的全局互连技术
参考文献
第3章 亚波长光刻的理论与实践
3.1 引言与成像理论概述
3.2 对100nm节点的挑战
3.2.1 100nm节点的k因子
3.2.2 重要的工艺波动
3.2.3 低k成像对工艺敏感性的影响
3.2.4 低k成像和聚焦深度的影响
3.2.5 低k成像和曝光容限
3.2.6 低k成像及其对掩膜误差增强因子的影响
3.2.7 低k成像及其对像差的敏感性
3.2.8 低k成像以及CD变化与条宽的关系
3.2.9 低k成像和拐角处的圆角半径
3.3分 辨率增强技术：物理
3.3.1 专门的照明模式
3.3.2 光学邻近修正（OPC）
3.3.3 亚分辨率辅助图形
3.3.4 交替式相移掩膜
3.4 物理设计风格对RET和OPC复杂性的影响
3.4.1 特定照明条件
3.4.2 二维版图
3.4.3 交替式相移掩膜
3.4.4 掩膜版成本
3.5 发展前景：未来的光刻技术
3.5.1 发展之路：157nm光刻
3.5.2 进一步演化：浸没式光刻
3.5.3 巨大突破：EUV光刻
3.5.4 粒子束光刻
3.5.5 直写式电子束设备
参考文献
第4章 混合信号电路设计
4.1 引言
4.2 设计考虑
4.3 器件建模
4.4 无源器件
4.5 设计方法学
4.5.1 工艺测试基准电路
4.5.2 薄氧器件设计
4.5.3 厚氧器件设计
4.6 低压技术
4.6.1 电流镜
4.6.2 输入级
4.6.3 输出级
4.6.4 带隙基准
4.7 设计过程
4.8 静电放电保护
4.8.1 针对多电源情况的考虑
4.9 噪声隔离
4.9.1 保护环结构
4.9.2 隔离的NMOS器件
4.9.3 外延材料与体硅
4.10 去耦
4.11 主电源线
4.12 集成问题
4.12.1 芯片四角区域的影响
4.12.2 邻近电路的影响
4.13 总结
参考文献
第5章 静电放电保护设计
5.1 引言
5.2 ESD标准与模型
5.3 ESD保护设计
5.3.1 ESD保护方案
5.3.2 ESD保护器件开启的一致性
5.3.3 ESD注入与金属硅化物阻挡
5.3.4 ESD保护指导意见
5.4 针对高速I/O的低电容ESD保护设计
5.4.1 高速I/O或模拟引脚的ESD保护
5.4.2 小电容ESD保护设计
5.4.3 输入电容的计算
5.4.4 ESD鲁棒性
5.4.5 开启验证
5.5 混合电压I/O的ESD保护设计
5.5.1 混合电压I/O接口
5.5.2 混合电压I/O接口的ESD问题
5.5.3 混合电压I/O接口的ESD保护器件
5.5.4 混合电压I/O接口的ESD保护电路设计
5.5.5 ESD鲁棒性
5.5.6 开启验证
5.6 用于ESD保护的SCR器件
5.6.1 SCR器件的开启机制
5.6.2 基于SCR的CMOS片上ESD保护器件
5.6.3 SCR闩锁工程
5.7 总结
参考文献
第6章 输入/输出设计
6.1 引言
6.2 I/O标准
6.3 信号传输
6.3.1 单端缓冲器
6.3.2 差分缓冲器
6.4 ESD保护
6.5 I/O开关噪声
6.6 匹配
6.7 阻抗匹配
6.8 前置放大
6.9 均衡化
6.10 总结
参考文献
第7章 DRAM
7.1 引言
7.2 DRAM基础
7.3 电容的缩放
7.4 阵列晶体管的缩放
7.5 读出放大器的缩放
7.6 总结
参考文献
第8章 片上互连的信号完整性问题
8.1 引言
8.1.1 互连的品质因数
8.2 互连参数提取
8.2.1 互连的等效电路表示
8.2.2 RC的提取
8.2.3 电感提取
8.3 信号完整性分析
8.3.1 互连驱动器模型
8.3.2 RC互连分析
8.3.3 RLC互连分析
8.3.4 考虑噪声耦合效应的时序分析
8.4 信号完整性设计技术
8.4.1 物理设计技术
8.4.2 电路技术
8.5 总结
参考文献
第9章 超低功耗电路设计
9.1 引言
9.2 设计阶段的低功耗技术
9.2.1 系统级和结构级设计阶段的低功耗技术
9.2.2 电路级设计阶段的低功耗技术
9.2.3 设计阶段的存储器技术
9.3 运行阶段的低功耗技术
9.3.1 运行阶段的系统级和结构级低功耗技术
9.3.2 针对运行阶段的电路级低功耗技术
9.3.3 针对运行阶段的存储器低功耗技术
9.4 低功耗设计的技术革新
9.4.1 新颖的器件技术
9.4.2 组装技术革新
9.5 未来超低功耗设计的展望
9.5.1 亚阈区电路工作
9.5.2 容错设计
9.5.3 异步设计与同步设计
9.5.4 栅感应泄漏抑制方法
参考文献
第10章 可制造性设计
10.1 引言
10.2 最优和亚最优版图对比
10.3 全局布线DFM
10.4 模拟电路的DFM
10.5 一些基本规则
10.6 总结
参考文献
第11章 针对波动性的设计
11.1 波动性对未来设计的影响
11.1.1 电路设计中的参数波动
11.1.2 对电路性能的影响
11.2 减轻波动影响的策略
11.2.1 使偏斜最小化的时钟分布策略
11.2.2 针对波动性的SRAM技术
11.2.3 应对波动性的模拟电路策略
11.2.4 应对波动的数字电路策略
11.3 纳米CMOS工艺角建模方法
11.3.1 统计模型的需求
11.3.2 统计模型的使用
11.4 BSIM4模型的新特点
11.4.1 halo/packet注入
11.4.2 栅感应漏极泄漏和栅直接隧穿
11.4.3 建模的挑战
11.4.4 与建模相关的问题
11.4.5 模型总结
11.5 总结
参考文献
